圖5：Xilinx的 SRIO端點IP架構(gòu)
IP架構(gòu)
Xilinx提供了緩沖層參考設(shè)計的源代碼，該設(shè)計可完成分組的自動排隊和優(yōu)先級重新劃分。SRIO物理層IP可以實現(xiàn)鏈路訓練和初始化、發(fā)現(xiàn)和管理以及錯誤與重試恢復機制。此外，在該物理層IP中還對高速收發(fā)器進行了實例化，以便支持線速為1.25Gbps、2.5Gbps和3.125Gbps 的1通道和4通道SRIO總線連接。
該方案中提供的寄存器管理器參考設(shè)計允許SRIO主設(shè)備對端點設(shè)備配置、鏈路狀態(tài)、控制和超時機制進行配置和維護。另外，該寄存器管理器還提供了可讓用戶設(shè)計探測端點設(shè)備狀態(tài)的端口。
LogiCORE則提供了完整的端點IP。該IP已通過業(yè)界領(lǐng)先SRIO器件廠商的測試。用戶可通過Xilinx CoreGen GUI工具獲得LogiCORE。CoreGen工具可以幫助用戶配置波特率和端點。LogiCORE支持流量控制、重傳抑制、門鈴和消息傳遞等擴展特性。因此，用戶可以創(chuàng)建一套專門針對應用需求優(yōu)化了的靈活、可調(diào)整和定制化的SRIO端點IP。詳細信息請訪問http://www.xilinx.com/rapidio。
利用Xilinx和其他廠商提供的大多數(shù)高性能FPGA中的各種資源，系統(tǒng)設(shè)計師就能輕松創(chuàng)建并部署其智能方案，以增強產(chǎn)品在上市時間、可調(diào)整性、可擴展性、適應未來發(fā)展等各方面的優(yōu)勢。下面給出了一些采用SRIO和DSP技術(shù)的系統(tǒng)設(shè)計實例。
SRIO系統(tǒng)應用實例
1.嵌入式系統(tǒng)：像x86這樣的CPU結(jié)構(gòu)是針對那些無需進行大量乘法運算的一般應用優(yōu)化過的。相比而言，DSP結(jié)構(gòu)則是針對包括濾波、FFT、矢量乘法和查找以及圖像或視頻分析等信號處理操作優(yōu)化過的。
因此，同時采用CPU和DSP的嵌入式系統(tǒng)可以輕松利用通用處理器和信號處理器兩種結(jié)構(gòu)的優(yōu)勢。圖6給出了一個此類系統(tǒng)的例子，其中同時包含F(xiàn)PGA、CPU和DSP架構(gòu)。
圖6：基于CPU的高性能DSP子系統(tǒng)
在高端DSP中，串行RapidIO已成為主流數(shù)據(jù)互連方式。x86 CPU中主要的數(shù)據(jù)互連則采用PCI Express實現(xiàn)。如圖6所示，對FPGA進行一些簡單的配置，就能用它調(diào)整DSP應用的規(guī)模，和/或橋接幾種完全不同的互連標準(如PCI Express 和串行RapidIO)。
在該系統(tǒng)中，管理PCI Express系統(tǒng)的是Root Complex芯片組，SRIO系統(tǒng)則受一塊DSP管理。PCIe的32/64位地址空間(基地址)可自動映射至34/66位SRIO地址空間(基地址)。PCIe應用程序通過內(nèi)存或I/O讀寫與Root Complex芯片組通信。這些事務均可通過流寫入、原語和確認讀/寫事務(SWRITEs, ATOMIC, NREADs, NWRITE/NWRITE_Rs)等I/O操作輕松映射至SRIO空間。
在Xilinx的FPGA中設(shè)計此類橋接功能非常簡單，因為PCI Express的后端接口和串行RapidIO端點的功能模塊是類似的。分組隊列模塊隨后就可以實現(xiàn)從PCIe到SRIO或從SRIO向PCIe的轉(zhuǎn)換，從而在這兩個協(xié)議域之間建立數(shù)據(jù)流。
2.DSP處理應用：在那些DSP處理是主要架構(gòu)要求的應用中，系統(tǒng)結(jié)構(gòu)可按圖7所示方式設(shè)計。
圖7：需要強大DSP處理能力的器件
Xilinx Virtex-5 FPGA在該系統(tǒng)中就可用作其他DSP器件的協(xié)處理器。如果用SRIO進行數(shù)據(jù)互連，這整套DSP系統(tǒng)方案還可輕松實現(xiàn)調(diào)整。這樣的方案具備可擴展性，適應未來的發(fā)展，而且還能以多種外形尺寸實現(xiàn)。
當需要強大DSP功能的應用還需要進行快速大量的復雜運算或數(shù)據(jù)處理時，可以將這些處理任務卸載至x86 CPU中去運行。Xilinx Virtex-5 FPGA允許對PCIe子系統(tǒng)和SRIO結(jié)構(gòu)進行橋接，從而實現(xiàn)高效的功能卸載。
3. 基帶處理系統(tǒng)：隨著3G網(wǎng)絡(luò)快速成熟，OEM廠商將會采用新的外形尺寸的器件和設(shè)備來減少容量和覆蓋方面的問題，使用SRIO并基于FPGA的DSP架構(gòu)正是應對此類挑戰(zhàn)的絕佳方案。傳統(tǒng)DSP系統(tǒng)也可重新調(diào)整為這種快速低功耗的基于FPGA的結(jié)構(gòu)，以便充分利用FPGA的可調(diào)整性優(yōu)勢。
在此類系統(tǒng)中，如圖8所示，F(xiàn)PGA可以在滿足天線業(yè)務線速處理要求的同時通過SRIO為其他系統(tǒng)資源提供連接。而由于串行RapidIO協(xié)議提供的速度和帶寬均很高，所以那些內(nèi)部固有低速并行連接的現(xiàn)存?zhèn)鹘y(tǒng)DSP應用要移植到這類系統(tǒng)中也很簡單。
