圖2 工作于方式0的串行口發(fā)送數(shù)據(jù)的仿真圖
圖3是工作于方式0的串行口接收數(shù)據(jù)的仿真圖。接收狀態(tài)機的啟動依靠的是輸入信號ren、ri。當(dāng)ren=1且ri=0時，就會啟動一次接收過程。如圖中所示，接收過程始于狀態(tài)0的末尾scon_i的ren=1的時候（圖中左邊的豎線處），而在下一個狀態(tài)（狀態(tài)1）的末尾就會將外部輸入引腳的值移入內(nèi)部的移位寄存器，依此類推，直到狀態(tài)8的末尾將第8位數(shù)據(jù)移入，同時使接收緩沖寄存器和sbuf_o的值都為剛才移位所得到數(shù)值，以送往控制器處理。同時，接收完成的指示信號（scon_o[0…2]中的相應(yīng)位）也會置位。
圖3 工作于方式0的串行口接收數(shù)據(jù)的仿真圖
圖4是工作于方式1的串行口的接收和發(fā)送數(shù)據(jù)同時進(jìn)行的仿真圖。方式1中發(fā)送和接收數(shù)據(jù)的時鐘源自tf_i。其發(fā)送的啟動信號仍然是trans_i；接收的啟動信號是檢測到外部輸入信號rxd_i有負(fù)跳沿出現(xiàn)。如圖中所示，在接收狀態(tài)機的狀態(tài)0的末尾，負(fù)跳沿被檢測到，狀態(tài)機馬上啟動，轉(zhuǎn)入下一個狀態(tài)1。在狀態(tài)1中，三次掃描檢測rxd_i引腳的值，如果有兩次或者三次值是“0”，則說明收到的起始位的值是“0”，狀態(tài)機轉(zhuǎn)入下一狀態(tài)準(zhǔn)備接收數(shù)據(jù)位，依此類推直到狀態(tài)9的末尾將8位數(shù)據(jù)位最后一位收到并移如移位寄存器。再在下一個狀態(tài)（狀態(tài)10）接受停止位，如果停止位有效（停止位送至rb8，圖中的scon_o（2）），則將接收到的數(shù)據(jù)送到接受緩沖區(qū)，并輸出。至于發(fā)送，首先要發(fā)送的是起始位“0”，最后還要發(fā)送一位停止位“1”，上圖中很清楚的表示了這一過程。
圖4 工作于方式1的串行口發(fā)送、接收數(shù)據(jù)的仿真圖
圖5是工作于方式2的串行口的接收和發(fā)送數(shù)據(jù)同時進(jìn)行的仿真圖。方式2和方式1的接收和發(fā)送的工程是一樣的。不同的在接收時，它用來送入rb8的值不是停止位而是可編程控制位，同時也是根據(jù)對這一位的判斷來決定接收是否有效。（圖中接收的可編程控制位是“1”）在發(fā)送時，它在停止位之前還發(fā)送一位可編程控制位tb8（圖中scon_i的最低位）。
圖5 工作于方式2的串行口發(fā)送、接收數(shù)據(jù)的仿真圖
至于方式3下串口的工作情況，除波特率不同外，其他與方式2完全一樣，圖6是工作于方式3的串行口的接收和發(fā)送數(shù)據(jù)同時進(jìn)行的仿真圖。
圖6 工作于方式3的串行口發(fā)送、接收數(shù)據(jù)的仿真圖
5 結(jié)束語
本文設(shè)計的兼容mcs-51單片機的串行口ip核采用完全同步的設(shè)計，系統(tǒng)在統(tǒng)一的時鐘下工作。時鐘周期只與所選用的fpga/cpld芯片的延時有關(guān)，而與設(shè)計無關(guān)，因此，串行口的波特率可根據(jù)時鐘周期任意調(diào)整。另外，此串行口ip核已經(jīng)結(jié)合其它ip核做成了一個soc系統(tǒng)，并成功地通過了fpga的測試。
